程序运行的本质是 CPU 与内存的数据交互。理解内存的硬件特性，对于写出高性能代码至关重要。本篇从硬件角度出发，介绍内存的类型、访问延迟、NUMA 架构以及 CPU 缓存对程序性能的影响。
内存层次结构
现代计算机的内存系统并非单一层次，而是一个由多种存储介质组成的层次结构。从 CPU 寄存器到磁盘，访问延迟和容量呈现出一个经典的权衡关系：
| 层次 | 介质 | 访问延迟 | 容量 | 备注 |
|---|---|---|---|---|
| CPU 寄存器 | SRAM | 0.5 ns | 几百字节 | 编译器决定使用 |
| L1 Cache | SRAM | 1 ns | 32-64 KB | 指令/数据分离 |
| L2 Cache | SRAM | 3-5 ns | 256 KB - 1 MB | 指令/数据共享 |
| L3 Cache | SRAM | 10-20 ns | 8-64 MB | 多核共享 |
| 内存 | DRAM | 100 ns | 8-256 GB | 访问延迟差异巨大 |
| SSD | NAND Flash | 100 μs | 512 GB - 8 TB | 顺序与随机差距缩小 |
| HDD | 磁盘 | 10 ms | 1-20 TB | 顺序 >> 随机 |
从 L1 Cache 到内存的访问延迟差距可达 100 倍，这意味着缓存命中与未命中对程序性能有决定性影响。
内存类型与访问延迟
SRAM 与 DRAM
内存按存储介质分为 SRAM（Static RAM）和 DRAM（Dynamic RAM）两大类：
- SRAM：以触发器存储数据，无需刷新。访问速度快（1-5 ns），但集成度低、功耗大、成本高。用于 CPU 缓存（L1/L2/L3）。
- DRAM：以电容存储数据，需要周期性刷新来维持数据。访问速度慢（100 ns），但集成度高、功耗低、成本低。用于计算机主内存。
SRAM 和 DRAM 的速度差距并非来自存储原理的本质差异，而是工程权衡的结果——SRAM 需要 6 个晶体管存储 1 bit，而 DRAM 只需 1 个电容加 1 个晶体管。
内存访问延迟的量化
以现代 DDR4 内存为例，其访问延迟通常以「纳秒」计，但通过一些技巧可以让数据访问更快：
内存延迟 = CAS Latency (CL) × 时钟周期时间
例如：DDR4-3200，CL=16时钟周期 = 0.625 ns内存延迟 = 16 × 0.625 ns = 10 ns然而，这只是「读命令到数据返回」的延迟。实际应用中，连续读取的带宽远高于随机读取的带宽：
// 内存带宽测试（示例）// 顺序读取：约 25 GB/s（DDR4-3200）// 随机读取：约 0.5-1 GB/s（受限于延迟）CPU 缓存机制
CPU 为了弥补内存访问延迟，采用了多级缓存架构。理解缓存的工作原理，是写出高缓存命中率代码的基础。
缓存行与缓存映射
CPU 缓存以「缓存行」（Cache Line）为基本单位，现代 CPU 的缓存行大小通常为 64 字节。当 CPU 访问某个内存地址时，缓存硬件会自动将包含该地址的整个缓存行加载到 L1 Cache 中。
缓存行结构：┌────────────────────────────────────┐│ 64 字节数据 │├────────────────────────────────────┤│ 标签 (Tag) │ 索引 │ 偏移 │└────────────────────────────────────┘缓存的映射方式决定了内存地址如何映射到缓存位置：
- 直接映射（Direct Mapped）：每个缓存行只能放在缓存中的唯一一个位置，实现简单但冲突率高
- 组相联（Set Associative）：每个位置可以放多个缓存行（通常为 4-way 或 8-way），是性能和复杂度的折中
- 全相联（Fully Associative）：任何位置都可以放任何缓存行，实现复杂但冲突率最低，仅用于 TLB 等小容量场景
缓存命中率与性能
缓存命中的访问延迟约为 1-5 ns（命中 L1-L3），未命中则需要访问内存，延迟骤升至 100 ns。性能差距可达 20-100 倍。
以下因素会导致缓存命中率下降：
- 缓存污染：大量一次性数据占满缓存，导致热点数据被换出
- 缓存冲突：特定访问模式导致同一缓存位置反复被占用
- 伪共享：多核 CPU 修改同一缓存行的不同字段，导致缓存行在核间反复迁移
// 伪共享示例：两个线程修改同一缓存行的不同字段struct SharedData { int counterA; // 线程 A 修改 int counterB; // 线程 B 修改};
// 线程 A 和 B 各自修改自己的计数器，但由于// 它们在同一缓存行，每次修改都会导致对方缓存行失效解决伪共享的方法是填充（Padding），让每个线程的数据独占一个缓存行：
struct SharedData { int counterA; char pad[64 - sizeof(int)]; // 填充到缓存行大小 int counterB;};NUMA 架构
在多插槽（SMP）服务器上，内存访问并非对称的。每个 CPU 核心访问本地插槽的内存延迟远低于访问其他插槽的内存延迟，这就是 NUMA（Non-Uniform Memory Access，非均匀内存访问）。
NUMA 架构示意：
CPU 0 CPU 1 ┌────────┐ ┌────────┐ │ Core 0 │ │ Core 2 │ │ Core 1 │ │ Core 3 │ └────┬───┘ └────┬───┘ │ │ ┌────▼────┐ ┌────▼────┐ │ 内存 0 │ │ 内存 1 │ │ (本地) │◄──跨节点──►│ (本地) │ │ 延迟低 │ 访问延迟高 │ 延迟低 │ └─────────┘ └─────────┘Linux 提供了 numactl 工具来查看和设置 NUMA 亲和性：
# 查看 NUMA 节点信息numactl --hardware
# 查看当前进程的 NUMA 亲和性numactl --show
# 将进程绑定到特定节点numactl --membind=0 --cpbind=0 --localalloc myprogram在高性能计算场景中，NUMA 感知编程尤为重要。例如，使用 libnuma 库分配本地内存：
#include <numa.h>
// 分配本地内存void *local_alloc(size_t size) { return numa_alloc_onnode(size, numa_node_of_cpu(sched_getcpu()));}
// 打印节点信息struct bitmask *nodes = numa_get_mems_allowed();printf("Allowed nodes: %lu\n", nodes->size);缓存友好的代码模式
理解了缓存机制后，可以通过以下方式编写缓存友好的代码：
1. 数据的空间局部性
连续访问的数据应保存在连续的内存块中，这样一次缓存填充可以覆盖多次访问：
// 缓存友好：遍历行的元素（行优先）for (int i = 0; i < N; i++) for (int j = 0; j < M; j++) sum += matrix[i * M + j]; // 连续访问
// 缓存不友好：遍历列的元素（列优先）for (int j = 0; j < M; j++) for (int i = 0; i < N; i++) sum += matrix[i * M + j]; // 跳跃访问，缓存效率低2. 数据结构对齐
合理的数据对齐可以避免「部分缓存行访问」：
// 不对齐的结构体（可能导致跨缓存行访问）struct Unaligned { char a; // 1 字节 int b; // 4 字节（会跨缓存行） char c; // 1 字节};
// 对齐的结构体struct Aligned { char a; // 1 字节 char _pad[3]; // 填充到 4 字节边界 int b; // 4 字节（独立缓存行） char c; // 1 字节 char _pad[3]; // 尾部填充到 12 字节};3. 预取（Prefetch）
对于可预测的访问模式，CPU 提供了软件预取指令来提前加载数据到缓存：
// 预取未来会访问的数据for (int i = 0; i < N; i++) { if (i + 8 < N) { __builtin_prefetch(&arr[i + 8], 0, 3); // 预取只读 } process(arr[i]);}参考
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